半導体受託製造の世界最大手TSMCは今週、2つの製造面で重要な節目を迎えた。3nmプロセスの月間ウェハー投入量は、当初計画より2〜3カ月早い2026年第4四半期初頭に18万枚へ達する見通しだ。一方、台中で建設中の次世代1.4nm（A14）製造施設も計画を上回るペースで進み、最初の建屋は2027年4月より前に完成する見込みである。WedbushのアナリストであるMatt Bryson氏と調査会社TrendForceが今週示したこれらの動きは、TSMCがAIチップ需要の波に対応するだけでなく、今後10年の終わりまでAIチップ供給を左右する各プロセスの開発・生産日程を圧縮し、製造ロードマップ全体を最大限の速度で進めていることを示している。Bryson氏によると、Nvidia、AMD、Broadcomからの旺盛な受注を受け、TSMCは既存ラインの転用を進め、当初計画を上回るペースで生産能力の上限を引き上げている。■3nmプロセスの前倒しが意味するものTSMCの3nmプロセスにおける月間ウェハー投入量（wafer start）は、2026年上半期を通じて約15万枚であった。2026年第4四半期初頭に設定された月間18万枚という新たな目標は、上半期の水準から20%の生産能力増を意味する。これはNvidia、AMD、Broadcomからの旺盛な受注によるもので、各社のAIアクセラレータ、カスタムASIC、主力半導体製品が、TSMC自身の楽観的な予測さえ上回るペースで3nmの生産能力を消費している。ウェハー投入量とは、シリコンウェハーを製造工程に投入する量を指す。3nmプロセスの300mmウェハー1枚から得られる完成チップは、ダイサイズによっておよそ100〜400個となる。月間18万枚を投入すれば、TSMCは毎月、数千万個規模のAIアクセラレータ用チップになり得る半導体を生産工程に送り込むことになる。しかも、その生産規模は最も近い競合他社とも大きく異なる。Samsungのファウンドリ市場シェアは6.5%にとどまり、同等プロセスの歩留まりもTSMCより低いと報告されている。Intel Foundryは主に自社設計のチップを製造している。3nm世代では、主要なAIチップ設計企業が量産規模の生産能力を実際に確保できるサプライヤーはTSMCだけである。新しい製造建屋の稼働を待たずに生産量を増やすため、TSMCは台湾にある既存の5nm設備を転用し、3nmの生産能力を追加している。5nmと3nmはいずれもTSMCのFinFETトランジスタ構造を採用している。FinFETは垂直なシリコンのフィンを使う設計で、22nm世代以降の半導体製造を支えてきた。また、両プロセスともASMLが独占的に供給する極端紫外線（EUV）露光装置を利用する。3nmでは5nmより多くのEUVパターニング工程と厳しいプロセス公差が必要になるが、基本構造が共通しているため、施設を一から建設し直さなくても、改修した5nmラインを3nm生産へ転用できる。転用には約6〜12カ月かかるため、2026年初めに改修が決まったラインは第4四半期の生産量に寄与することになる。TSMCの2026年6月の売上高は、前年同月比67.9%増の4426億8000万台湾ドル、約137億ドル（約2兆1646億円、1ドル＝158円換算）に達した。AIチップ需要が家電製品の需要サイクルを上回り、6月に売上高が減少するという過去4年間の季節的なパターンを破った。この売上高は、利用可能な生産能力をすでに使い切っていたAIチップメーカーが数カ月前に組んだ供給側の生産計画に基づくものである。第4四半期の増産分が製品出荷に反映され始めるのは2027年になる見通しだ。■2nmプロセスも同時に立ち上げ3nmの生産能力拡大と並行して、TSMCは新しい2nmプロセスも急速に立ち上げている。2nmの月間ウェハー投入量は2026年上半期に約5万〜6万枚へ達し、第4四半期初頭には8万枚を超え、年末には10万枚に近づくと予想されている。TSMCは2nm生産に5つのファブを割り当てており、内訳は新竹が2つ、高雄が3つである。同社は2nmの初年度ウェハー生産量を、3nmの初年度実績より45%多くすることを目指している。2nmプロセスでは、TSMCとして初めてゲート・オール・アラウンド（GAA）ナノシートトランジスタを採用する。これは従来プロセスで使ってきたFinFETからの構造上の大きな変更となる。FinFETでは、ゲート電極が垂直なシリコンフィンの3面を囲む。GAAナノシート構造では、水平なシリコンシートを垂直方向に積み重ね、ゲートが各シートの4面すべてを囲む。これにより、トランジスタをより精密に電気的制御できるほか、微細化に伴うリーク電流を抑えられる。さらに、チャネル幅を段階的なフィン幅ではなく連続的に調整できる。実用上は3nmと比べ、同じ消費電力で10〜15%の性能向上、または同じクロック速度で最大30%の消費電力削減が可能になる。2nmと3nmを合わせた月間ウェハー投入量は、2026年第4四半期初頭に26万枚を超えると予想されている。台湾南部、米アリゾナ州、日本の熊本における新しいファブの増設により、両プロセスを合わせた生産量は2028年に月間40万枚を超えると予測されている。■需要を左右するNvidia、AMD、ASICの波今回の生産加速は、AIインフラへの投資がファウンドリ事業の構造をいかに大きく変えたかを浮き彫りにしている。TSMCの3nmおよび5nmプロセスは、ハイパースケーラーとAIチップ設計企業からの需要によって、2026年中から2027年にかけて生産枠が埋まっている。対象にはNvidiaのBlackwellおよびRubinプラットフォーム、AMDのInstinctアクセラレータ、Apple Silicon、GoogleのTPUなどが含まれる。GoogleやMetaなどのハイパースケーラー向けに、市販GPUの代替となるカスタムチップを共同設計するBroadcomのAI ASIC事業は、2025年11月に終了した会計年度にAI半導体で200億ドル（約3兆1600億円）の売上高を計上した。前年から65%の増加である。Broadcomは730億ドル（約11兆5340億円）のAI関連受注残を抱えており、その裏付けとして2028年までTSMCの生産能力を予約している。これは、ハイパースケーラーがカスタム半導体へ明確に軸足を移していることを示す。ASIC搭載サーバーは2026年に市場シェア27.8%へ達し、前年比44.6%成長すると予測されている。これは市販GPUのおよそ3倍の成長率に当たる。TSMCのC.C. Wei CEOは2026年第2四半期の決算発表で、この根本的な需給の不均衡を次のように表現した。「需要と供給の隔たりは非常に大きい。そのため、われわれはその隔たりを縮めるべく懸命に取り組んでいる」。第2四半期の決算説明会の記録には、供給不足の規模を巡るWei氏とアナリストとのやり取りも収録されている。■最先端プロセスにおける価格決定力供給の逼迫によって、TSMCは価格を引き上げやすい立場を得ている。同社は2026年下半期に3nmの見積価格を15%引き上げ、2027年にはさらに5〜10%引き上げる可能性がある。値上げの理由は構造的なものだ。海外でのファブ建設に伴うコスト増、資本負担の大きい2nmプロセスの歩留まり引き上げ、最先端プロセスで有力な競合選択肢が存在しないことが、継続的な価格上昇を支えている。実質的にすべてのAIアクセラレータ、主力スマートフォン向けプロセッサ、データセンター向けCPUが含まれる7nm以下の半導体では、量産規模で利用できる代替製造先が存在しない。Samsung Foundryも生産を手がけているが、歩留まりの差が、多くの量産設計における選択肢としての魅力を低下させている。Intel Foundryは主に自社製品を製造している。TSMCはファウンドリ売上高の約70%を占める。同社は先端プロセス市場でも60〜65%のシェアを維持すると予想され、2nm未満のプロセスでは2028年までに70%近くへ上昇する可能性がある。■歴史的規模の設備投資生産の加速を支えているのが、極めて大規模な設備投資である。TSMCは2026年の設備投資額を600億〜640億ドル（約9兆4800億〜10兆1120億円）へ引き上げ、その70〜80%を先端プロセスに振り向ける。これは従来見通しの520億〜560億ドル（約8兆2160億〜8兆8480億円）からの大幅な上方修正である。アナリストは設備投資の拡大が続くと予想しており、Citiは年間設備投資額が2027年に約770億ドル（約12兆1660億円）、2028年には860億ドル（約13兆5880億円）へ増えると予測している。ロジックダイと広帯域メモリ（HBM）のスタックを接続するCoWoS先進パッケージングは、あらゆるAIアクセラレータに不可欠な工程である。2026年には約100万枚分のウェハー需要が発生すると見込まれ、2024年通年の約37万枚と比べて約3倍となる。TSMCはCoWoSの生産能力を年間約80%のペースで拡大してきた。それでもパッケージングの需要と供給の差は、年末までに約10%まで縮小するにとどまると予想されている。先進パッケージングは、AIチップ生産を制約する2つ目の要因となっている。シリコンの生産を加速しても、ウェハーを完成したアクセラレータモジュールへ仕上げるには、別のスケジュールで増強される接続・実装インフラが必要となる。■オングストローム時代の工場建設も前倒し3nmの増産は短期的な動きである。半導体業界の将来的な競争構造にとって、さらに重要なのが、台湾・台中の中部科学園区にあるTSMCの1.4nm（A14）ファブで進んでいる動きだ。Fab 25と呼ばれるA14施設の建設は、推定490億ドル（約7兆7420億円）の投資により2025年11月に始まった。半導体製造プロジェクトとして過去最大級の投資規模となる。2026年7月下旬には、中部科学園区管理局の局長が、建設が予定より早く進んでいることを確認した。計画されている4棟のうち、最初の建屋は2027年4月より前に完成する見通しだ。現在のペースが続けば、2027年第3四半期に試験生産を開始し、従来報じられていた時期より早い2028年半ばに量産へ移行する可能性がある。1.4nmは、半導体業界で「オングストローム時代」と呼ばれる世代に属する最初のプロセスである。この世代では、チップの寸法を整数単位のナノメートルではなく、1ナノメートル未満の単位で表す。A14では、第2世代のナノシート型GAAトランジスタと、TSMCのNanoFlex Proアーキテクチャを組み合わせる。これにより回路設計者は、あらかじめ決められた段階的な値から選ぶのではなく、トランジスタのチャネル幅を連続的に変えられる。TSMCによると、A14は2nmと比べて、同じ消費電力で15%高い性能、または同じ動作速度で25〜30%少ない消費電力を実現する。トランジスタ密度は、複数種類のロジックを組み合わせた構成で20%、ロジックのみの構成で23%向上するという。■A14がHigh-NA EUVを採用しない理由とIntelへの影響TSMCのA14ロードマップに含まれる技術的に重要な決定の一つは、これまで主要メディアではあまり取り上げられてこなかった。1.4nmプロセスでは、High-NA EUV露光装置を使用しないという決定である。TSMCが現在使用している標準的なEUV装置は、開口数（NA）0.33で動作し、約13nmの解像度でリソグラフィーパターンを形成する。ASMLのHigh-NA EUV装置は開口数0.55で、8nmの解像度を実現する。一方、価格は1台約3億8000万ドル（約600億4000万円）で、標準EUV装置の約2〜3倍となる。High-N