日立製作所は、インテルの最先端半導体プロセス「Intel 18A」を活用したシリコンスピン量子コンピュータの開発プロジェクトを主導する。2030年度までに1000量子ビットの達成を目指すとともに、実現すれば1.8nmクラスのプロセス向けとして初となる量子チップ用プロセスデザインキット（PDK）の開発を計画している。本プロジェクトの成果は、将来的な量子ハードウェアの産業規模での製造に向けた基盤となることが期待されている。■Intel 18Aを用いた量子コンピューティング・イニシアチブ日立製作所の新たな量子コンピューティングのロードマップにおいて、最も重要な成果物は量子ビット数ではなく、デザインキットである。日立は7月22日、日本政府がインテルの「18A」半導体プロセスを中心とする量子コンピューティング・イニシアチブの主導企業に同社を選定したと発表した。多くの報道で見出しを飾ったマイルストーンは、2030年度に1000量子ビットを実現するという目標だった。しかし、今後10年間の量子ハードウェア開発にとって、より重要なのは日立とインテルがそれと並行して開発を計画しているもの、すなわち世界最先端の半導体ノードの1つを用いたシリコンスピン量子チップ向けのプロセスデザインキット（PDK）である。実現すれば、1.8nmクラスのプロセス向けとして初のツールとなる。日立とインテルがキットに組み込むプロセス知識をゼロから再構築することなく、世界中のエンジニアリングチームが産業規模で製造可能な量子チップを設計するための鍵となるものだ。このプロジェクトは、新エネルギー・産業技術総合開発機構（NEDO）の「社会課題解決に向けた次世代量子コンピュータの開発・実証」プログラムの一環として正式に発足し、日立、インテルの日本法人であるインテル株式会社、産業技術総合研究所（産総研）が共同で取り組む。期間は2029年3月までで、両社が2026年6月5日に発表した、より広範な戦略的協業を拡大するものだ。■Intel 18A上の量子PDKが最も重要な成果物である理由従来のチップ設計において、プロセスデザインキット（PDK）は、半導体開発を幅広い設計者が大規模に行えるようにする役割を担っている。PDKにはファウンドリの製造ルール、デバイスモデル、レイアウト上の制約がまとめられており、回路設計者はプロセスエンジニアと設計上の判断を一つひとつ調整することなく、CadenceやSynopsysなどの標準的な電子設計自動化（EDA）ソフトウェアを使ってチップを設計できる。SkyWater Technologyが2020年に130nmのPDKをオープンソース化した際には、大学の研究グループや小規模企業が、独自のファウンドリとの関係を持たなくても、商用ファウンドリで実際のシリコンチップをテープアウトできるようになった。この民主化により、その前年までは資金面で実現困難だった学術的なチッププロジェクトが次々と生まれた。現在、先端半導体ノードを使うシリコンスピン量子チップ向けに、これに相当するツールは存在しない。日立とインテルのプロジェクトが開発するIntel 18A向け量子PDKは、実現すれば1.8nmクラスのプロセスにおける初のインターフェースとなる。あらゆるチームが産業規模で製造可能なシリコンスピン量子ハードウェアを設計するための共通言語となり、プロセスをゼロから再現するのではなく、日立とインテルがキットに組み込む成熟したプロセス技術を利用できるようになる。産総研G-QuATの副センター長である堀部雅弘氏が、この取り組みを「エコシステムの形成と拡大を加速する」ためのものだと説明したのはそのためだ。半導体分野のエコシステムは、既存組織の人員を増やすだけでは形成されない。外部のエンジニアが利用できる標準化された設計インターフェースがあってこそ成立する。■規模拡大に向けた4つの技術的柱プロジェクトは4つの並行するワークストリームで構成されている。日立とインテル株式会社は、100量子ビット以上を目標とするチップアーキテクチャを共同開発する。半導体生産ラインに求められる製造の一貫性を満たすように設計し、単一の実験用デバイスで実証するだけでなく、ウェハー全体で性能を制御できるようにする必要がある。このワークストリームでは、シリコンスピン量子ビットが必要とするミリケルビン温度で動作可能な極低温パッケージングと周辺制御回路も開発する。第2のワークストリームは、Intel 18A向けのシリコン量子PDKを構築する。第3のワークストリームは、配線のボトルネックに対処する。量子ビット数が増えるにつれ、室温の電子機器から希釈冷凍機のミリケルビン段まで、個々の制御線と読み出し線を引き回すことで、意味のある規模の量子ビットアレイを構築するよりもはるかに早い段階で、最冷段の限られた冷却能力、約30マイクロワットを使い切ってしまう。日立は、量子ビットチップと制御電子回路を垂直方向に積層する高密度3D集積技術を開発する。現在のアーキテクチャを大規模化した際に熱面で実現困難となる長い配線を避け、短く高密度な相互接続によって極低温で動作させることを目指す。産総研が主導する第4のワークストリームでは、約620億円（約3億7900万ドル、1ドル＝164円換算の概算）を投じて整備された産総研の量子・AI融合技術ビジネス開発グローバル研究センター（G-QuAT）を通じて、オープンなクラウドコンピューティングプラットフォームを運営する。このプラットフォームはすでに、ABCI-Qハイブリッドインフラの一部として導入された、日本初の商用光量子コンピュータであるOptQCの「MoQuren」システムをホストしている。新たなクラウドアクセスによって、このインフラをシリコンスピン量子ハードウェアへ拡張し、外部の研究者が希釈冷凍機を所有しなくても、実験段階の量子ハードウェアを利用できるようにする。■シリコンスピン量子ビットの仕組みと、Intel 18Aが選ばれる理由シリコンスピン量子ビットは、量子ドットと呼ばれるシリコンのナノスケール領域に閉じ込められた、単一電子のスピン状態に1単位の量子情報を保存する。量子ドットは幅約50ナノメートルの構造で、シリコン上に形成された電圧制御ゲート電極によって定義される。電子はスピン上向き、スピン下向き、またはその両方の量子重ね合わせ状態をとることができる。論理演算は電子の共鳴周波数に合わせてマイクロ波パルスを印加することで実行し、2量子ビットゲートでは隣接する量子ドット内の電子間に働く交換相互作用を利用する。ここでCMOS製造との互換性が重要になる理由は、コストと拡張性にある。商用チップ工場には通常ないニオブ系の成膜装置や専用の極低温パッケージングを必要とする超伝導量子ビットとは異なり、シリコン量子ドットは、主流の300mm生産ラインで使われている極端紫外線（EUV）リソグラフィ、イオン注入、ゲートスタック成膜と同じプロセスを利用して製造できる。また、シリコンスピン量子ビットは、IBMやGoogleのシステムで使用されている超伝導トランズモンよりも約1000倍小さいため、同じ大きさのチップにはるかに多くの量子ビットを搭載できる。さらに、超伝導量子ビットは約15ミリケルビン（約マイナス273.14度）まで冷却する必要があるのに対し、シリコンスピン量子ビットは1ケルビン（約マイナス272.15度）での動作が実証されている。依然として宇宙空間より低い温度だが、冷却インフラへの要求は大幅に低くなる。Intel 18Aは、2025年後半にアリゾナ州チャンドラーのFab 52で、Panther LakeノートPC用プロセッサとClearwater Forestサーバー用チップ向けの量産に入り、2つのアーキテクチャ上の進歩を同時に導入した。RibbonFETは、インテルによるゲート・オール・アラウンド（GAA）トランジスタアーキテクチャの実装であり、ゲート電極がシリコンナノシートのチャネルを4面から囲むことで、従来のFinFET設計よりも精密な静電制御を実現し、デバイス間のばらつきを抑える。PowerViaは電力供給ネットワークをウェハーの裏面に移し、表面側の配線層を信号接続に使えるようにする。両方の特性が量子チップ製造に直接生かせる。RibbonFETによるばらつきの低減は量子ドットの均一性を高め、PowerViaによって空いた配線層は、個々の量子ビットを制御する高密度ゲートアレイのための空間を生み出す。インテルは、社内のシリコン量子ハードウェアプログラムを通じ、何年もかけてこの製造能力の確立に取り組んできた。同社は、クライオスタット内部から量子ビットの操作と読み出しを管理するため、4ケルビン（約マイナス269.15度）で動作する極低温制御ASIC「Horse Ridge」を開発した。12量子ビットのテストプロセッサ「Tunnel Falls」は、2026年初頭にアルゴンヌ国立研究所などの共同研究機関への出荷を開始した。インテルはこれとは別に、次世代の極低温制御プログラム「Pando Tree」も開発している。これは制御電子回路をミリケルビン段そのもの、つまり量子ビットと同じ場所に配置することを目指すもので、現在のシリコンスピン量子ビットシステムを制約しているケーブル配線の複雑さを軽減できる可能性がある。インテルのシリコンスピンプラットフォームを使用した学術共同研究では、99.7％を超える1量子ビットゲート忠実度が実証されている。■これらのマイルストーンが意味するもの、意味しないもの2028年度の100量子ビット、2030年度の1000量子ビットという目標は、文脈を踏まえて理解する必要がある。これらは研究規模のエンジニアリング試作機であり、フォールトトレラント、つまり誤り耐性を備えた量子コンピュータではない。フォールトトレラント量子コンピューティングとは、マシンが自らの誤りを確実に訂正し、RSA-2048暗号の解読や大規模な分子シミュレーションに必要な、深い量子回路を実行できる段階を指す。量子誤り訂正によるオーバーヘッドを考慮すると、一般には100万個程度の物理量子ビットが必要になると予想されている。最も広く研究されている方式である表面符号による誤り訂正では、1個の誤り訂正された論理量子ビットを構成するために、数百個から1000個を超える物理量子ビットが必要となる。原文の試算では、1000個の物理量子ビットに達したシステムが数十個の論理量子ビットを支えられる可能性があるとしている。研究用アルゴリズムには利用できても、実用的なフォールトトレラント用途に必要な水準には遠く及ばない。また、シリコンスピン量子ビットは現在、物理量子ビットの総数では競合技術に後れを取っている。富士通と理化学研究所による、同じくNEDOの支援を受けた並行プロジェクトは、シリコンではなく超伝導量子ビットを使用し、2025年4月に256量子ビットシステムを稼働させ、2026年度には1000量子ビットを目標としている。IBMの超伝導量子コンピュータのロードマップや、Quantinuumのトラップイオンシステムも、同程度またはさらに速いスケジュールで開発を進めている。日立の3Dパッケージング開発が対象とする配線のボトルネックも、プロジェクトが目標とする量子ビット数ではまだ解決が実証されていない。STMicroelectronicsの商用FD-SOI製造ラインでシリコンスピン量子ビットを製造する、CEA-LetiとCNRSのスピンオフ企業QuoblyのCEO、モード・ヴィネ（Maud Vinet）氏は2025年、現在のシリコンスピン量子ビット試作機が、数十量子ビットを超える規模には拡張できない配線方式に依存していると指摘した。配線の複雑さを軽減し、量子誤り訂正のレイテンシを最小限に抑えるには、極低温CMOSとの統合が不可欠だとしている。こ